칩렛 시대의 생산 일정 번역: 기술 진화가 만드는 제조 복잡성
반도체 업계가 맞닥뜨린 새로운 현실이 있다. 칩렛과 고급 3D 패키징 기술이 확산될수록 완성품까지 도달하는 시간이 늘어난다. 단순히 공정 시간이 추가되는 것이 아니다. 생산 구조 자체가 재편되는 변화다.
칩렛의 등장과 패키징의 진화
전통적 반도체는 단일 칩을 설계하고 한 번에 생산했다. 그러나 5나노미터 이하 미세 공정이 모든 회로에 필요해지면서 비용이 급증했다. 이를 해결하기 위해 업계는 칩렛(chiplet) 아키텍처를 채택했다. 하나의 완성된 칩을 여러 개의 작은 반도체(칩렛)로 나누고, 각각을 서로 다른 공정 노드에서 제조한 뒤 후공정에서 결합하는 방식이다.
동시에 3D 패키징·고급 패키징 기술이 도입되었다. 칩들을 평면적으로 붙이는 것에서 벗어나 3차원으로 적층하고, 적극적인 열 관리와 신호 경로 최적화를 곁들인 것이다. 이 기술들은 고성능 프로세서와 AI 가속기 같은 대전력 칩에서 필수가 되어 있다.
그런데 이 변화는 제조 공정의 복잡성을 급격히 끌어올렸다.
왜 지금 생산 일정이 연장되는가: 4가지 구조적 요인
1. 다중 공정 단계의 순차 의존성: 칩렛 아키텍처는 여러 칩을 병렬로 제조할 수는 있어도, 최종 조립과 패키징은 모든 개별 칩이 완성된 후에만 시작된다. 칩마다 생산 일정이 다르면 가장 느린 칩이 전체 일정을 결정한다. 전통적 단일 칩 설계라면 한 가지 공정 라인을 최적화하면 되지만, 칩렛 구조는 5~10개의 서로 다른 다이(die)가 각각의 수율·일정을 들고 들어온다.
2. 패키징 공정의 기술적 난제: 3D 패키징은 칩들을 나노미터 정확도로 적층해야 한다. 미세 범프(bump) 접합, 전도성 접착제, 열 인터페이스 소재의 경화 시간, 각 층 사이의 테스트 — 이 모든 단계가 순차적이다. 그 사이에 불량이 발견되면 처음부터 시작해야 한다. 단일 칩 패키징보다 실패 해석 시간도 길어진다. 어느 층의 어느 칩이 문제인지 파악하는 데만 며칠이 소요될 수 있다.
3. 수율 불확실성의 확대: 칩렛 하나하나가 불량율을 가지고 있다. 5개 칩렛을 결합하려면 각각의 수율이 높아야 하는데, 칩렛 개수가 증가할수록 전체 수율은 급격히 악화된다. 더 많은 다이를 쌓을수록 확률은 악화된다. 이는 제조사가 여유분을 더 많이 계획해야 한다는 뜻이고, 그 여유분이 생산 큐를 연장한다. 또한 수율이 예상보다 낮으면 로트 전체를 재작업해야 하는 경우가 늘어난다.
4. 공급망 동기화의 복잡성: 칩렛 설계에서는 각 칩의 발주 일정을 맞춰야 한다. A 칩이 늦으면 B, C, D 칩이 완성되고도 대기한다. 2차 소재 (범프 재료, 기판, 접착제)의 재고도 단일화된 BOM에서 다층 구조로 바뀐다. 각 층마다 다른 소재 공급처, 다른 경화 온도·시간을 가진다는 뜻이다. 공급 한 곳이 밀리면 전체 패키징 라인이 멈춘다.
그래도 반도체 제조사들이 칩렛을 선택하는 이유: 구조적 강점과 약점의 트레이드오프
비용 효율성: 5나노 이하 공정에서 칩 면적을 줄이고, 필요한 부분만 미세 공정을 적용할 수 있다. 전체 제조비가 절감된다. 납기가 길어도 단가가 낮으면 경쟁력이 있다.
설계 유연성: 칩렛을 조합하는 방식으로 다양한 성능대의 제품을 빠르게 출시할 수 있다. 소매 고객 입장에서는 납기가 늘어도 제품의 다양성과 맞춤형 구성이 증가하는 이득을 본다.
납기 불확실성의 증가: 이것이 장점의 대가다. 고급 패키징 공정이 미숙하거나 공정 수율이 낮을 때는 예측 불가능한 지연이 발생한다. 특히 3D 적층 기술을 새로 도입하는 공장에서는 더욱 그렇다.
정리
칩렛 기반 아키텍처와 3D 패키징은 반도체 산업의 불가역적 변화다. 비용과 설계 유연성의 이득이 크면 업계는 이 길을 계속 갈 것이다. 다만 생산 일정 연장과 불확실성 증가는 구조적 필연이다. HPC 칩, 전장 반도체 같이 신뢰성이 중요한 분야에서는 이 지연을 감당할 수 있는 고객사들만이 최신 패키징 기술의 이득을 누릴 수 있다.
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